Design of a 10-BIT 100MSPS Sar ADC
Author:
Affiliation:
1. Shenzhen Graduate School, Peking University,Shenzhen,China,518055
2. School of Integrated Circuits, Peking University,Beijing,China,100091
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx7/10531806/10531771/10532123.pdf?arnumber=10532123
Reference4 articles.
1. 2017 IEEE 2nd Advanced Information Technology, Electronic and Automation Control Conference (IAEAC)
2. A 0.076 mm2 12 b 26.5 mW 600 MS/s 4-Way Interleaved Subranging SAR- $\Delta \Sigma $ ADC With On-Chip Buffer in 28 nm CMOS
3. 60-dB SNDR 100-MS/s SAR ADCs With Threshold Reconfigurable Reference Error Calibration
4. A 10-bit 100-MS/s SAR ADC With Always-On Reference Ripple Cancellation
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