DQ and DQS Receiver for HBM3 Memory Interface with DFE Offset Calibration
Author:
Affiliation:
1. AI SoC Research Division, Electronics and Telecommunications Research Institute (ETRI)
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx7/10395912/10395932/10396021.pdf?arnumber=10396021
Reference3 articles.
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2. A 192-Gb 12-High 896-GB/s HBM3 DRAM with a TSV Auto-Calibration Scheme and Machine-Learning-Based Layout Optimization
3. An 8.5-Gb/s/Pin 12-Gb LPDDR5 SDRAM With a Hybrid-Bank Architecture, Low Power, and Speed-Boosting Techniques
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