Low power low voltage TSPC FLIP-FLOP design
Author:
Publisher
AIP Publishing
Link
http://aip.scitation.org/doi/pdf/10.1063/5.0111638
Reference15 articles.
1. Low-Power 19-Transistor True Single-Phase Clocking Flip-Flop Design Based on Logic Structure Reduction Schemes
2. A reduced clock-swing flip-flop (RCSFF) for 63% power reduction
3. A 200 MHz 13 mm/sup 2/ 2-D DCT macrocell using sense-amplifying pipeline flip-flop scheme
4. Improved sense-amplifier-based flip-flop: design and measurements
5. Comparative analysis of master-slave latches and flip-flops for high-performance and low-power systems
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