A Fractional-N PLL for Multi-phase Clock Generation with Loop Bandwidth Enhancement
Author:
Affiliation:
1. Toyama Prefectural University,Graduate School of Engineering,Imizu, Toyama,Japan,939-0398
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx8/10557746/10557828/10558144.pdf?arnumber=10558144
Reference18 articles.
1. A 0.042-mm2 fully integrated analog PLL with stacked capacitor-inductor in 45nm CMOS
2. A 600 µA 32 kHz Input 960 MHz Output CP-PLL With 530 ps Integrated Jitter in 28 nm FD-SOI Process
3. A 1.2ps-jitter fully-synthesizable fully-calibrated fractional-N injection-locked PLL using true arbitrary nonlinearity calibration technique
4. A 0.98mW fractional-N ADPLL using 10b isolated constant-slope DTC with FOM of −246dB for IoT applications in 65nm CMOS
5. A Wideband Fractional-N PLL With Suppressed Charge-Pump Noise and Automatic Loop Filter Calibration
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