An On Chip BIST Architecture for ADC Parameter Testing and Measurement
Author:
Affiliation:
1. Greater Noida Institute of Technology,Electronics and Communication Department,Greater Noida,UP
2. Computer Science and Engineering Department, GEU
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx8/10560062/10560067/10560272.pdf?arnumber=10560272
Reference9 articles.
1. A BIST scheme for on-chip ADC and DAC testing
2. Ultrafast stimulus error removal algorithm for ADC linearity test
3. An on-chip ADC BIST solution and the BIST enabled calibration scheme
4. Pseudo-BIST: A Novel Technique for SAR-ADC Testing
5. High-Resolution ADC Linearity Testing Using a Fully Digital-Compatible BIST Strategy
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