Analysis of a Split-Constant-Slope Digital-to-Time Converter Topology
Author:
Affiliation:
1. University of Padova,DEI,Italy
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx8/10559643/10559661/10559739.pdf?arnumber=10559739
Reference6 articles.
1. A High-Linearity Digital-to-Time Converter Technique: Constant-Slope Charging
2. A 31-$\mu$ W, 148-fs Step, 9-bit Capacitor-DAC-Based Constant-Slope Digital-to-Time Converter in 28-nm CMOS
3. A 10-bit, 550-fs step Digital-to-Time Converter in 28nm CMOS
4. A Low-Spur and Low-Jitter Fractional-N Digital PLL Based on an Inverse-Constant-Slope DTC and FCW Subtractive Dithering
5. A novel segmentation scheme for DTC-based ΔΣ fractional-N PLL
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