Phase-Locking in High-Performance Systems
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Publisher
IEEE
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1. Introduction;Phase‐Locked Loops;2023-12-22
2. A fast-locking low-reference spur cascaded PLL with gate-diffusion input-based phase detector and pulse width amplifier;International Journal of Electronics;2023-11-07
3. A 56 GHz InP VCO for Use in 112 GBaud (112 GBit/s NRZ or 224 GBit/s PAM-4) InP Integrated Optical Receiver Front-End CDR Block;2023 IEEE Canadian Conference on Electrical and Computer Engineering (CCECE);2023-09-24
4. A novel self‐timing CMOS first‐edge take‐all circuit for on‐chip communication systems;IET Computers & Digital Techniques;2023-06-21
5. A Low-Phase-Noise Self-Aligned Sub-Harmonically Injection-Locked PLL Using Aperture Phase Detector-Based DLL Windowing Technique;IEEE Access;2023
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