A clock and data recovery circuit with wide linear range frequency detector
Author:
Publisher
IEEE
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http://xplorestaging.ieee.org/ielx5/4522566/4542389/04542427.pdf?arnumber=4542427
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1. A 1–6.5 Gbps dual-loop CDR design with Coarse-fine Tuning VCO and modified DQFD;Microelectronics Journal;2024-09
2. A 1-6.5 Gbps Dual-Loop Cdr Design with Coarse-Fine Tuning Vco and Modified Dqfd;2024
3. Wide Lock-in Range CDR with Modified DQFD and Coarse-fine Tuning Technique;2022 International Conference on IC Design and Technology (ICICDT);2022-09-21
4. A Reference-Less Single-Loop Half-Rate Binary CDR;IEEE Journal of Solid-State Circuits;2015-09
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