A 0.45 pJ/bit 20 Gb/s/Wire Parallel Die-to-Die Interface with Rotary Traveling Wave Oscillators
Author:
Affiliation:
1. Drexel University,Philadelphia,PA,USA
Funder
National Science Foundation
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx7/9937201/9937203/09937492.pdf?arnumber=9937492
Reference23 articles.
1. A 0.6 mW/Gb/s, 6.4–7.2 Gb/s Serial Link Receiver Using Local Injection-Locked Ring Oscillators in 90 nm CMOS
2. 7.4 Gb/s 6.8 mW Source Synchronous Receiver in 65 nm CMOS
3. A 4.5 mW/Gb/s 6.4 Gb/s 22+1-Lane Source Synchronous Receiver Core With Optional Cleanup PLL in 65 nm CMOS
4. 10.1 A pin-efficient 20.83Gb/s/wire 0.94pJ/bit forwarded clock CNRZ-5-coded SerDes up to 12mm for MCM packages in 28nm CMOS
5. Receiver Jitter Tracking Characteristics in High-Speed Source Synchronous Links
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