A 10-Gb/s equalizer with digital adaptation
Author:
Publisher
IEEE
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http://xplorestaging.ieee.org/ielx7/8362894/8368771/08368817.pdf?arnumber=8368817
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1. A 16Gbps 3rd Order CTLE Design for Serial Links with High Channel Loss in 16nm FinFET;2023 36th International Conference on VLSI Design and 2023 22nd International Conference on Embedded Systems (VLSID);2023-01
2. Receiver Analog Front-End Cascading Transimpedance Amplifier and Continuous-Time Linear Equalizer for Signals of 5 to 30 Gb/s;Electronics;2022-05-12
3. A 56-Gb/s PAM4 Receiver Analog Front-End With Fixed Peaking Frequency and Bandwidth in 40-nm CMOS;IEEE Transactions on Circuits and Systems II: Express Briefs;2021-09
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