A Single-Event Transient (SET) Tolerant Dynamic Bias Comparator in 65-nm CMOS
Author:
Affiliation:
1. School of Electrical and Computer Engineering, Oklahoma State University,Stillwater,OK,USA
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx7/10405424/10405847/10405901.pdf?arnumber=10405901
Reference18 articles.
1. A 1.2-V Dynamic Bias Latch-Type Comparator in 65-nm CMOS With 0.4-mV Input Noise
2. A 0.2 - 8 MS/s 10b flexible SAR ADC achieving 0.35 - 2.5 fJ/conv-step and using self-quenched dynamic bias comparator
3. Improving Integrated Circuit Performance Through the Application of Hardness-by-Design Methodology
4. Total ionizing dose effects on analog performance of 65 nm bulk CMOS with enclosed-gate and standard layout
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