Modeling of layout-dependent stress effect in CMOS design
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ACM Press
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1. Accurate Layout-Dependent Effect Model in 10 nm-Class DRAM Process Using Area-Efficient Array Test Circuits;IEEE Access;2023
2. Effective Drive Current for Near-Threshold CMOS Circuits’ Performance Evaluation: Modeling to Circuit Design Techniques;IEEE Transactions on Electron Devices;2018-06
3. A variation aware timing model for a 2-input NAND gate and its use in sub-65 nm CMOS standard cell characterization;Microelectronics Journal;2016-07
4. Layout-dependent-effects-aware analytical analog placement;Proceedings of the 52nd Annual Design Automation Conference;2015-06-07
5. The impact of process-induced mechanical stress on CMOS buffer design using multi-fingered devices;Microelectronics Reliability;2013-03
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