Prediction-Reconstruction VLSI architecture with efficient pipelining for VVC Decoder
Author:
Affiliation:
1. Samsung Electronics Co. Ltd.,Hwasung,Korea
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx7/10043349/10043179/10043481.pdf?arnumber=10043481
Reference6 articles.
1. A Fully Pipelined Hardware Architecture for Intra Prediction of HEVC
2. An 8K H.265/HEVC Video Decoder Chip With a New System Pipeline Design
3. AVS3 Decoder Architecture and VLSI Implementation for 8K UHDTV Application;joe hwayong oh;IEEE International Conference on Consumer Electronics (ICCE),0
4. Decoder-Side Motion Vector Refinement in VVC: Algorithm and Hardware Implementation Considerations
5. High Efficiency Video Coding (HEVC);Rec ITU-T H 265 and ISO/IEC 23008–2,2013
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