50Gb/s high-speed serial interface receiver CTLE equalization circuit design
Author:
Affiliation:
1. Xi’an University of Posts & Telecommunications,Xi’an,China
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx7/10365709/10365561/10365997.pdf?arnumber=10365997
Reference9 articles.
1. A 56-Gb/s 50-mW NRZ Receiver in 28-nm CMOS
2. A 12.5Gb/s SerDes in 65nm CMOS Using a Baud-Rate ADC with Digital Receiver Equalization and Clock Recovery
3. Analog front-end circuit design for receiver system of 40 Gb/s SerDes[J];Xin;Microelectronics & Computer,2022
4. A 56 Gb/s 6 mW 300 um2 inverter-based CTLE for short-reach PAM2 applications in 16 nm CMOS
5. A 64-Gb/s 1.4-pJ/b NRZ Optical Receiver Data-Path in 14-nm CMOS FinFET
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