Device Codesign using Reinforcement Learning
Author:
Affiliation:
1. Sandia National Laboratories,Albuquerque,NM,USA
2. University of Tennessee,Knoxville,TN,USA
3. University of Texas at Austin,TX,USA
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx8/10557746/10557828/10558165.pdf?arnumber=10558165
Reference34 articles.
1. A graph placement methodology for fast chip design
2. A full-stack search technique for domain optimized deep learning accelerators
3. RL-Sizer: VLSI Gate Sizing for Timing Optimization using Deep Reinforcement Learning
4. DNN-Opt: An RL Inspired Optimization for Analog Circuit Sizing using Deep Neural Networks
5. AutoCkt: Deep Reinforcement Learning of Analog Circuit Designs
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