Work in Progress: Automatic Construction of Pipeline Datapaths from High-Level HDL Code
Author:
Affiliation:
1. Universié Paris-Saclay, CEA, List,Palaiseau,France,F-91120
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx7/9804582/9804584/09804660.pdf?arnumber=9804660
Reference15 articles.
1. Chronos: A timing analyzer for embedded software
2. Automatic Pipelining From Transactional Datapath Specifications
3. KyogenRV: simple 5-staged pipeline RISC-V;saitoh,0
4. A framework for static analysis of VHDL code;schlickling;WCET OASICS,2007
5. Semi-automatic derivation of timing models for WCET analysis
Cited by 1 articles. 订阅此论文施引文献 订阅此论文施引文献，注册后可以免费订阅5篇论文的施引文献，订阅后可以查看论文全部施引文献
1. Deriving Pipeline Models for Timing Analysis from High-Level HDL Processor Designs;2022 20th ACM-IEEE International Conference on Formal Methods and Models for System Design (MEMOCODE);2022-10-13
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