Delay-lines jitter modeling and efficiency analysis in FinFET technology
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IEEE
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http://xplorestaging.ieee.org/ielx7/9665417/9665446/09665514.pdf?arnumber=9665514
Reference8 articles.
1. Problem of timing mismatch in interleaved ADCs
2. A 28-nm 10-b 2.2-GS/s 18.2-mW Relative-Prime Time-Interleaved Sub-Ranging SAR ADC With On-Chip Background Skew Calibration
3. A Low-Power and Area-Efficient Digitally Controlled Shunt-Capacitor Delay Element for High-Resolution Delay Lines
4. Sampling clock jitter estimation and compensation in ADC circuits
5. Analog front-end design perspective of a 14 nm finFET technology
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