Evaluation of a PUF Embedded in the Delay Testable Boundary Scan Circuit
Author:
Affiliation:
1. Graduate School of Advanced Technology and Science, Tokushima University,Tokushima,Japan
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx7/10211092/10212431/10212656.pdf?arnumber=10212656
Reference9 articles.
1. The Boundary — Scan Handbook
2. Hardware intrinsic security from D flip-flops
3. On Detecting Delay Faults Using Time-to-Digital Converter Embedded in Boundary Scan
4. Intrinsic PUFs From Flip-Flops on Reconfigurable Devices;maes;Work Inf Syst Secur,2008
5. SCNA-PUF: A low overhead Physically Unclonable Function from scan chain power-up states;niewenhuis;2013 IEEE Int Test Conf IEEE,2013
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