A 50 MS/s 65 dB-SNDR Pipelined SAR ADC using Capacitively Degenerated Two-Stage Dynamic Amplifier

Author:

Yoon Hyunchul1,Kim Teawoong1,Kwon Yigi1,Chae Youngcheol1

Affiliation:

1. Yonsei University,Seoul,Korea

Funder

Samsung

Publisher

IEEE

Reference6 articles.

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1. A 13-bit 70MS/s SAR-Assisted 2-bit/cycle Cyclic ADC with Offset Cancellation and Slack-Borrowing Logic;ESSCIRC 2023- IEEE 49th European Solid State Circuits Conference (ESSCIRC);2023-09-11

2. A 65-dB-SNDR Pipelined SAR ADC Using PVT-Robust Capacitively Degenerated Dynamic Amplifier;IEEE Journal of Solid-State Circuits;2023-04

3. A 20 MHz, 98.7 dB-SFDR, Capacitively Degenerated Dynamic Amplifier Without Bias Voltage Calibrations;IEEE Transactions on Circuits and Systems II: Express Briefs;2023

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