An Efficient Hardware Design for Fast Implementation of HQC
Author:
Affiliation:
1. Nanjing University,School of Electronic Science and Engineering,Nanjing,China
2. University of California, Santa Barbara,Santa Barbara,USA
Funder
National Natural Science Foundation of China
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx7/10256666/10256705/10257054.pdf?arnumber=10257054
Reference15 articles.
1. New Scalable Decoder Architectures for Reed–Solomon Codes
2. VLSI Architectures for Reed–Solomon Codes: Classic, Nested, Coupled, and Beyond
3. Folding BIKE: Scalable hardware implementation for recongurable devices;richter-brockmann;IEEE Transactions on Computers,2021
4. Complete and Improved FPGA Implementation of Classic McEliece
5. Hardware Implementation of Iterative Projection-Aggregation Decoding of Reed-Muller Codes
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