A Study on the Effects of Power Loading Profile in Discrete Multitone Wireline Serial-Data Transceiver with Fixed-Point DSP-SerDes Simulator
Author:
Affiliation:
1. DGIST,Daegu,South Korea
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx7/10457047/10457087/10457173.pdf?arnumber=10457173
Reference11 articles.
1. A 56-Gb/s PAM4 Wireline Transceiver Using a 32-Way Time-Interleaved SAR ADC in 16-nm FinFET
2. 6.1 A 112Gb/s PAM-4 Long-Reach Wireline Transceiver Using a 36-Way Time-Interleaved SAR-ADC and Inverter-Based RX Analog Front-End in 7nm FinFET
3. A 1.41pJ/b 224Gb/s PAM-4 SerDes Receiver with 31dB Loss Compensation
4. A 161-mW 56-Gb/s ADC-Based Discrete Multitone Wireline Receiver Data-Path in 14-nm FinFET
5. A Study of Discrete Multitone Modulation for Wireline Links Beyond 100 Gb/s
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