Optimizing Timing in Placement Through I/O Signal Flipping on Multi-bit Flip-flops
Author:
Affiliation:
1. Seoul National University,School of Electrical and Computer Engineering,South Korea
Funder
Samsung
National Research Foundation
K2
Seoul National University
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx7/9937201/9937203/09937267.pdf?arnumber=9937267
Reference4 articles.
1. Allocation of multi-bit flip-flops in logic synthesis for power optimization
2. ASAP7: A 7-nm finFET predictive process design kit
3. Pin Accessibility-Driven Detailed Placement Refinement
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