Improved Analysis of Current-Steering DACs Using Equivalent Timing Errors
Author:
Affiliation:
1. Jariet Technologies,103 W Torrance Blvd,Redondo Beach,CA,90277
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx7/9937201/9937203/09937708.pdf?arnumber=9937708
Reference10 articles.
1. A self-trimming 14-b 100-MS/s CMOS DAC
2. Digital Background Calibration of a Split Current-Steering DAC
3. On the Folded Normal Distribution
4. A 12-Bit 2 GS/s Dual-Rate Hybrid DAC With Pulse-Error Pre-Distortion and In-Band Noise Cancellation Achieving > 74 dBc SFDR and <−80 dBc IM3 up to 1 GHz in 65 nm CMOS
5. Why Dynamic-Element-Matching DACs Work
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1. Analysis of Random Clock Jitter Effect in Time-Interleaved DACs;2024 IEEE International Symposium on Circuits and Systems (ISCAS);2024-05-19
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