An 8-14GHz 180fs-rms DTC-Less Fractional ADPLL with ADC-Based Direct Phase Digitization in 40nm CMOS
Author:
Affiliation:
1. Fudan University,Shanghai,China
2. Nanjing University,Nanjing,China
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx7/10528947/10528954/10529006.pdf?arnumber=10529006
Reference6 articles.
1. 14.9 Sub-sampling all-digital fractional-N frequency synthesizer with −111dBc/Hz in-band phase noise and an FOM of −242dB
2. A 3.6 GHz Low-Noise Fractional-N Digital PLL Using SAR-ADC-Based TDC
3. 9.6 A 2.7-to-4.3GHz, 0.16psrms-jitter, −246.8dB-FOM, digital fractional-N sampling PLL in 28nm CMOS
4. A Fractional-N Digitally Intensive PLL Achieving 428-fs Jitter and <-54-dBc Spurs Under 50-mV $_{pp}$ Supply Ripple
5. A 188fsrms-Jitter and −243d8-FoMjitter 5.2GHz-Ring-DCO-Based Fractional-N Digital PLL with a 1/8 DTC-Range-Reduction Technique Using a Quadruple-Timing-Margin Phase Selector
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