A Spur Reduction Architecture for Integer-N Subsampling PLLs
Author:
Affiliation:
1. MediaTek,Bangalore,India
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx7/10190846/10190849/10190925.pdf?arnumber=10190925
Reference11 articles.
1. A novel CMOS Charge Pump with high performance for phase-locked loops synthesizer;zheng;in 2011 IEEE 13th International Conference on Communication Technology,2011
2. A Fractional-N Sub-Sampling PLL using a Pipelined Phase-Interpolator With an FoM of -250 dB
3. A high-performance CMOS charge-pump for phase-locked loops
4. Sub-sampling PLL techniques
5. Spur Reduction Techniques for Phase-Locked Loops Exploiting A Sub-Sampling Phase Detector
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