A novel fully automated multi-mode scan stitching methodology
Author:
Affiliation:
1. Cadence Design Systems,India
2. Cadence Design Systems,USA
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx7/9854511/9854516/09854602.pdf?arnumber=9854602
Reference9 articles.
1. Embedded deterministic test for low cost manufacturing test
2. Advancing test compression to the physical dimension
3. Product How To: DFT strategy for ARM processor-based designs;allsup;EDN Magazine,2013
4. Automatically Identify, Fix, and Prevent Congestion with RTL Compiler Physical;sood;Cadence White Paper,2009
Cited by 1 articles. 订阅此论文施引文献 订阅此论文施引文献，注册后可以免费订阅5篇论文的施引文献，订阅后可以查看论文全部施引文献
1. Power Domain Aware DFT Implementation;2023 IEEE International Test Conference India (ITC India);2023-07-23
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