A Scalable and Robust Hierarchical Floorplanning to Enable 24-hour Prototyping for 100k-LUT FPGAs

Author:

Gore Ganesh1,Tang Xifan1,Gaillardon Pierre-Emmanuel1

Affiliation:

1. University of Utah, Salt Lake City, UT, USA

Funder

Air Force Research Laboratory (AFRL) and Defense Advanced Research Projects Agency (DARPA)

Publisher

ACM

Cited by 3 articles. 订阅此论文施引文献 订阅此论文施引文献,注册后可以免费订阅5篇论文的施引文献,订阅后可以查看论文全部施引文献

1. Semi-custom EDA;FPGA EDA;2024

2. Not All Fabrics Are Created Equal: Exploring eFPGA Parameters for IP Redaction;IEEE Transactions on Very Large Scale Integration (VLSI) Systems;2023-10

3. A Scalable and Area-Efficient Configuration Circuitry for Semi-Custom FPGA Design;IEEE Transactions on Very Large Scale Integration (VLSI) Systems;2023-08

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