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An FPGA implementation guide for some different types of serial–parallel multiplier structures

  • Published:2000-03 Issue:3 Volume:31 Page:161-168
  • ISSN:0026-2692
  • Container-title:Microelectronics Journal
  • language:en
  • Short-container-title:Microelectronics Journal

Author:

Ashour M.A,Saleh H.I

Publisher

Elsevier BV

Subject

General Engineering

Reference27 articles.

1. A two's complement parallel array multiplication algorithm;Baugh;IEEE Transactions on Computer,1973

2. Comments on a two's complement parallel array multiplication algorithm;Blankenship;IEEE Transactions on Computer,1974

3. Area-efficient diminished-1 multiplier for Fermat number theoretic transform;Sunder;IEE Proceedings,1993

4. VLSI design for diminished-1 multiplication of integers modulo a Fermat number;Benaissa;IEE Proceedings,1988

5. Signed binary multiplication technique;Booth;Quarterly Journal of Mechanical and Applied Mathematics,1951

Cited by 13 articles. 订阅此论文施引文献 订阅此论文施引文献，注册后可以免费订阅5篇论文的施引文献，订阅后可以查看论文全部施引文献

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