A 0.5V 320MHz 8bit×8bit pipelined multiplier in 130nm CMOS process
Author:
Publisher
Elsevier BV
Subject
General Engineering
Reference10 articles.
1. Dynamic voltage and frequency management for a low-power embedded microprocessor;Nakai;IEEE J. Solid-State Circuits,2005
2. Module-wise dynamic voltage and frequency scaling for a 90nm H.264/MPEG-4 codec LSI;Oowaki;IEICE Trans. Electron.,2006
3. A 2.4G sample/s DVFS FFT processor for MIMO OFDM communication systems;Chen;IEEE J. Solid-State Circuits,2008
4. A 70MHz 8bit×8bit parallel pipelined multiplier in 2.5μm CMOS;Hatamian;IEEE J. Solid-State Circuits,1986
5. A 110 GOPS/W 16bit multiplier and reconfigurable PLA Loop in 90nm CMOS;Hsu;IEEE J. Solid-State Circuits,2006
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1. An ultra-low power multiplier using multi-valued adiabatic logic in 65 nm CMOS process;Microelectronics Journal;2018-08
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