A low power 16-bit 50 MS/s pipeline ADC with 104 dB SFDR in 0.18 μm CMOS-Reference-Cited by-同舟云学术

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A low power 16-bit 50 MS/s pipeline ADC with 104 dB SFDR in 0.18 μm CMOS

Published:2024-04 Issue: Volume:146 Page:106144
ISSN:1879-2391
Container-title:Microelectronics Journal
language:en
Short-container-title:Microelectronics Journal

Author:

Zhou Xiaodan^ORCID,He Weipeng,Fu Dongbing,Wang Jianan,Chen Guangbing,Li Qiang

Publisher

Elsevier BV

Reference30 articles.

1. A 10-b 20-Msample/s analog-to-digital converter;Lewis;IEEE J. Solid State Circ.,1992

2. A 10 b, 20 Msample/s, 35 mW pipeline A/D converter;Cho;IEEE J. Solid State Circ.,1995

3. A 12-bit 1.25 GS/s RF sampling pipelined ADC using a bandwidth-expanded residue ampliffer with biasfree gain-boost technique;Zhang;Microelectron. J.,2022

4. A 12-b 18-GS/s RF sampling ADC with an integrated wideband track-and-hold ampliffer and background calibration;Ali;IEEE J. Solid State Circ.,2020

5. A 55-mW, 10-bit, 40-Msample/s Nyquist-rate CMOS ADC;Mehr;IEEE J. Solid State Circ.,2000

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