Computational locking: Accelerating lock-times in all-digital PLLs
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Publisher
IEEE
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http://xplorestaging.ieee.org/ielx7/8000695/8008441/08008475.pdf?arnumber=8008475
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1. Benchmark Figure of Merit Extensions for Low Jitter Phase Locked Loops Inspired by New PLL Architectures;IEEE Access;2022
2. Design of Fast Locking and Locking Detection System of Frequency Synthesizer;Journal of Physics: Conference Series;2021-04-01
3. A 1–2 GHz Computational-Locking ADPLL With Sub-20-Cycle Locktime Across PVT Variation;IEEE Journal of Solid-State Circuits;2019-09
4. A Unified Clock and Switched-Capacitor-Based Power Delivery Architecture for Variation Tolerance in Low-Voltage SoC Domains;IEEE Journal of Solid-State Circuits;2019-04
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