The HMM-TLP Miscorrelation at Wafer Level Tests
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Publisher
IEEE
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http://xplorestaging.ieee.org/ielx7/8494994/8509681/08509766.pdf?arnumber=8509766
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1. Complementary HV Dual Direction SCR Design Strategy;2023 45th Annual EOS/ESD Symposium (EOS/ESD);2023-10-02
2. IEC ESD Co-Design Methodology for On-Chip Protection at High Voltage Fault Tolerant Transceivers;2023 45th Annual EOS/ESD Symposium (EOS/ESD);2023-10-02
3. Electro-Thermal Mixed-Mode Analysis of HV Complementary DD-SCR’s;2023 45th Annual EOS/ESD Symposium (EOS/ESD);2023-10-02
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