A 10b 400MS/s 2x-Time-Interleaved 2-Then-1b/Cycle SAR ADC in 90nm CMOS
Author:
Affiliation:
1. National Taiwan University of Science and Technology,Department of Electronic and Computer Engineering,Taipei City,Taiwan
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx8/10557746/10557828/10558122.pdf?arnumber=10558122
Reference14 articles.
1. A 10b 100MS/s 1.13mW SAR ADC with binary-scaled error compensation
2. A 70 dB DR 10 b 0-to-80 MS/s Current-Integrating SAR ADC With Adaptive Dynamic Range
3. 28.4 A 12b 330MS/s pipelined-SAR ADC with PVT-stabilized dynamic amplifier achieving <1dB SNDR variation
4. A 0.7V 12b 160MS/s 12.8 fJ/conv-step Pipelined-SAR ADC in 28nm CMOS with Digital Amplifier Technique;Yoshioka;IEEE ISSCC Dig. Tech. Papers,2017
5. A 32 mW 1.25 GS/s 6b 2b/step SAR ADC in 0.13 μm CMOS;Cao;IEEE ISSCC Dig. Tech. Papers,2008
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