Design of a Rail-to-rail 12-Bit 2.5-MSPS SAR ADC with Low-area on 180nm CMOS Process
Author:
Affiliation:
1. The University of Science, Vietnam National University,Faculty of Electronics and Telecommunications,Ho Chi Minh City,Vietnam
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx8/10634322/10634595/10634611.pdf?arnumber=10634611
Reference14 articles.
1. All-MOS charge redistribution analog-to-digital conversion techniques. I
2. A 12-bit 20 MS/s 56.3 mW Pipelined ADC With Interpolation-Based Nonlinear Calibration
3. A 3-mW 74-dB SNR 2-MHz continuous-time delta-sigma ADC with a tracking ADC quantizer in 0.13-/spl mu/m CMOS
4. A 10-bit 50-MS/s SAR ADC With a Monotonic Capacitor Switching Procedure
5. A 12-Bit 10 MS/s SAR ADC With High Linearity and Energy-Efficient Switching
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