The Functional Scheme of Hardware Semafore for Parallel Computing
Author:
Affiliation:
1. Southwest State University,Dept. of Computer Science,Kursk,Russia
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx7/9896212/9896213/09896350.pdf?arnumber=9896350
Reference22 articles.
1. A distributed parallel pipelined hardware-level barrier synchronization method for mesh-connected multicomputers;zotov;International Review on Computers and Software,2013
2. Scalable processor core for high-speed pattern matching architecture on FPGA
3. High-Speed Pattern Matching Architecture on Limited Connectivity FPGA
4. A unified model for multicore architectures
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