A 0.95-to-5.28 GHz Fast Locking and Power Efficient Digital Phase Locked Loop
Author:
Affiliation:
1. Minia University,Faculty of Engineering,Department of Electronics & Communications Engineering,Minia,Egypt
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx7/9971150/9971163/09971314.pdf?arnumber=9971314
Reference16 articles.
1. A 320-fs RMS Jitter and – 75-dBc Reference-Spur Ring-DCO-Based Digital PLL Using an Optimal-Threshold TDC
2. A low-phase-noise digital bang-bang PLL with fast lock over a wide lock range
3. A 5-GHz Low-Power Low-Noise Integer-N Digital Subsampling PLL With SAR ADC PD
4. A 2.2 GHz -242 dB-FOM 4.2 mW ADC-PLL Using Digital Sub-Sampling Architecture
5. A 2.8–3.8-GHz Low-Spur DTC-Based DPLL With a Class-D DCO in 65-nm CMOS
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