A Novel Design of High Speed Multiplier Using Hybrid Adder Technique
Author:
Affiliation:
1. Vallurupalli Nageswara Rao Vignana Jyothi Institute of Engineering and Technology,Dept of ECE,Hyderabad,India
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx7/10511271/10511093/10512237.pdf?arnumber=10512237
Reference13 articles.
1. High-Speed Hybrid Multiplier Design Using a Hybrid Adder with FPGA Implementation
2. Hybrid approximate multiplier architectures for improved power-accuracy trade-offs
3. A High-Speed Floating-Point Multiply-Accumulator Based on FPGAs
4. Design and Simulation of Low Power and Area Efficient 16x16 bit Hybrid Multiplier;Borkar,2017
5. Low leakage CNTFET full adders
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