Formal Verification of Machine-Code Systems by Translation of Simulable Descriptions
Author:
Affiliation:
1. Czech Technical University in Prague,Faculty of Information Technology
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx8/10577658/10577767/10577942.pdf?arnumber=10577942
Reference13 articles.
1. LPC55Sxx SB2 loader vulnerability,2022
2. Using branching time temporal logic to synthesize synchronization skeletons
3. [mc]square: A Model Checker for Microcontroller Code
4. Using 3-valued memory representation for state space reduction in embedded assembly code model checking
5. Model checking of software for microcontrollers
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