RISC-V-Based System-on-Chips for IoT Applications
Author:
Affiliation:
1. The University of Electro-Communications (UEC),Tokyo,Japan
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx8/10664653/10664658/10665181.pdf?arnumber=10665181
Reference5 articles.
1. A Perpetuum Mobile 32bit CPU with 13.4pJ/cycle, 0.14µA sleep current using Reverse Body Bias Assisted 65nm SOTB CMOS technology
2. Always-On 674μ W@4GOP/s Error Resilient Binary Neural Networks With Aggressive SRAM Voltage Scaling on a 22-nm IoT End-Node
3. A 0.55 ≈V 6.3μW / MHz Arm Cortex-M4 MCU with Adaptive Reverse Body Bias and Single Rail SRAM;Walter;COOL Chips,2020
4. SleepRunner: A 28-nm FDSOI ULP Cortex-M0 MCU With ULL SRAM and UFBR PVT Compensation for 2.6–3.6-μW/DMIPS 40–80-MHz Active Mode and 131-nW/kB Fully Retentive Deep-Sleep Mode
5. A 6-140-nW 11Hz-8.2-kHz DVFS RISC-V Microprocessor Using Scalable Dynamic Leakage-Suppression Logic;Truesdell;SSC-L,2021
1.学者识别学者识别
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