A Logic Cell Design and routing Methodology Specific to VNWFET
Author:
Affiliation:
1. Heterogeneous System Design Lyon Institute of Nanotechnology (INL),Lyon,France
2. Institut de l’intégration du Matériau au Système (IMS),Bordeaux,France
3. Laboratoire d’Analyse et d’Architecture des Systèmes (LAAS),Toulouse,France
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx7/9841660/9841947/09842100.pdf?arnumber=9842100
Reference12 articles.
1. Nanowire transistors without junctions;colinge;Nature Nanotechnology,2010
2. Compact modeling of 3D vertical junctionless gate-all-around silicon nanowire transistors towards 3D logic design
3. Physics-based drain current modeling of gate-all-around junctionless nanowire twin-gate transistor (JN-TGT) for digital applications
4. 2020 edition, Systems and Architecture;International Roadmap for Devices and Systems Report,2020
5. Manhattan or non-Manhattan?
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