Bits, Flips and RISCs
Author:
Affiliation:
1. Infineon Technologies AG,Germany
2. IHP - Leibniz Institute for High Performance Microelectronics,Germany
3. MINRES Technologies,Germany
Funder
Ministry of Education
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx7/10139314/10138940/10139331.pdf?arnumber=10139331
Reference32 articles.
1. Unit tests for RISC-V processors,0
2. SCAIE-V: an open-source SCAlable interface for ISA extensions for RISC-V processors,0
3. RISC-V Architecture Test SIG,0
4. RISCV-DV SV/UVM based open-source instruction generator,0
5. Solar Particle Event and Single Event Upset Prediction from SRAM-based Monitor and Supervised Machine Learning
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