Parasitic Gate Capacitance Model for N-Stack Forksheet FETs
Author:
Affiliation:
1. Department of Electrical Engineering, Indian Institute of Technology Kanpur, Kanpur, India
Publisher
Institute of Electrical and Electronics Engineers (IEEE)
Link
http://xplorestaging.ieee.org/ielx7/16/10457976/10411107.pdf?arnumber=10411107
Reference37 articles.
1. Stacked nanosheet gate-all-around transistor to enable scaling beyond FinFET
2. Design Optimization Techniques in Nanosheet Transistor for RF Applications
3. Stacked nanosheet fork architecture for SRAM design and device co-optimization toward 3 nm;Weckx,2017
4. Novel forksheet device architecture as ultimate logic scaling device towards 2 nm;Weckx,2019
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