Parallel Functional Test: A Case Study to Reduce Test Cost in Large SOCs
Author:
Affiliation:
1. AMD India Pvt. Ltd.,Bengaluru,India
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx7/10235328/10235351/10235487.pdf?arnumber=10235487
Reference8 articles.
1. Digital Phase Lock Loops
2. Embedded Memory BIST For Systems-On-A-Chip;hong fang;A Thesis for Master of Science,2003
3. Test access mechanism for multiple identical cores
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5. Multi Domain Test: Novel test strategy to reduce the Cost of Test
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