A 1.6-GB/s data-rate 1-Gb synchronous DRAM with hierarchical square-shaped memory block and distributed bank architecture

Author:

Sakashita N.,Nitta Y.,Shimomura K.,Okuda F.,Shimano H.,Yamakawa S.,Tsukude M.,Arimoto K.,Baba S.,Komori S.,Kyuma K.,Yasuoka A.,Abe H.

Publisher

Institute of Electrical and Electronics Engineers (IEEE)

Subject

Electrical and Electronic Engineering

Cited by 4 articles. 订阅此论文施引文献 订阅此论文施引文献,注册后可以免费订阅5篇论文的施引文献,订阅后可以查看论文全部施引文献

1. Architecting an Energy-Efficient DRAM System for GPUs;2017 IEEE International Symposium on High Performance Computer Architecture (HPCA);2017-02

2. Halbleiterspeicherbausteine als Übungsprojekt;ASIC-Design;1999

3. Reconfigurable Systems: Past and Next 10 Years;Vector and Parallel Processing – VECPAR’98;1999

4. On-wafer BIST of a 200-Gb/s failed-bit search for 1-Gb DRAM;IEEE Journal of Solid-State Circuits;1997

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