Low clock power standard cell flip-flop topologies
Author:
Affiliation:
1. Intel Technology India Pvt. Ltd,Networking and Edge Group,Bengaluru,India
2. Intel Corporation,Intel Arch Group,Folsom,CA,USA
Publisher
IEEE
Link
http://xplorestaging.ieee.org/ielx8/10616393/10616410/10616681.pdf?arnumber=10616681
Reference7 articles.
1. Design of a fully-static differential low-power CMOS flip-flop
2. Low power, testable dual edge triggered flip-flops
3. Individual flip-flops with gated clocks for low power datapaths
4. Electronic Devices;Tahmasbi Oskuii;Comparative study on low-power high performance standard-cell flip flops: Proceedings of SPIE,2004
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