Leakage control for deep-submicron circuits
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SPIE
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1. Hysteresis-free Behavior and Improved Performance of Negative Capacitance Optimized Bulk MOSFET;2022 IEEE Silicon Nanoelectronics Workshop (SNW);2022-06-11
2. Static power model for CMOS and FPGA circuits;IET Computers & Digital Techniques;2021-03-23
3. Design and Performance Analysis of 4-bit Nano-processor Design for Low Area, Low Power and Minimum Delay Using 32nm FinFET Technology;WSEAS TRANSACTIONS ON ELECTRONICS;2021-01-20
4. PVT Aware Analysis of ISCAS C17 Benchmark Circuit;Lecture Notes in Mechanical Engineering;2021
5. A Leakage-Tolerant 16 – Bit Comparator using Lector Technique Based Footless Domino Logic Circuit;IOP Conference Series: Materials Science and Engineering;2017-08
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