Modeling the lithography of ion implantation resists on topography
Author:
Publisher
SPIE
Reference11 articles.
1. A fully depleted lean-channel transistor (DELTA) – a novel vertical ultra thin SOI MOSFET;Hisamoto,1989
2. Scaling silicon MOS devices to their limits
3. FinFET-a self-aligned double-gate MOSFET scalable to 20 nm
4. Sub-50 nm P-channel FinFET
5. Double patterning with dual hard mask for 28-nm node devices and below
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