A high speed pipelined radix-16 Booth multiplier architecture for FPGA implementation

Author:

Cekli Serap,Akman Ali

Publisher

Elsevier BV

Reference25 articles.

1. A low power radix-4 Booth multiplier with pre-encoded mechanism;Chang;IEEE Access,2020

2. A survey paper on design and implementation of multipliers for digital system applications;Immareddy;Artif Intell Rev,2022

3. A combined arithmetic-high-level synthesis solution to deploy partial carry-save radix-8 Booth multipliers in datapaths;Barrio;IEEE Trans Circ Syst I: Reg Pap,2019

4. Fast energy efficient radix-16 sequential multiplier;Amanollahi;IEEE Embed Syst Lett,2017

5. Efficient implementation of 3X for radix-8 encoding;Ruiz;Microelectron J,2008

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