A 5 MHz-BW 71.7-dB SNDR two-step hybrid-domain ADC in 65-nm CMOS

Author:

Yu Zhe,Liang YuhuaORCID,Liu Shubin

Publisher

Elsevier BV

Subject

General Engineering

Reference17 articles.

1. A 2.02–5.16 fJ/conversion step 10 bit hybrid coarse-fine SAR ADC with time-domain quantizer in 90 nm CMOS;Chen,2016

2. A 73dB SNDR 20MS/s 1.28mW SAR-TDC using hybrid two-step quantization;Muhlestein,2017

3. A 0.6-V 13-bit 20-MS/s two-step TDC-assisted SAR ADC with PVT tracking and speed-enhanced techniques;Zhang,2019

4. A 10-bit 40-MS/s time-domain two-step ADC with short calibration time;Chen,2016

5. A 28-nm CMOS 12-bit 250-MS/s voltage-current-time domain 3-stage pipelined ADC;Moon,2020

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