THE SUBTRACTIVE PROCESS OF FORMING A METALLIZATION SYSTEM.-Reference-Cited by-同舟云学术

THE SUBTRACTIVE PROCESS OF FORMING A METALLIZATION SYSTEM.

Published:2023 Issue:3 Volume: Page:59-72
ISSN:2410-9932
Container-title:Электронная техника. Серия 3. Микроэлектроника
language:ru
Short-container-title:Электронная техника. Серия 3. Микроэлектроника

Author:

Резванов А.А.¹,Серегин Д.С.²,Гвоздев В.А.³,Кузнецов П.И.⁴,Горохов С.А.¹,Вишневский А.С.²,Морозов Е.Н.⁵,Воротилов К.А.²

Affiliation:

1. АО «НИИМЭ»; МФТИ (НИУ)

2. Московский государственный технический университет радиотехники, электроники и автоматики

3. Научно-исследовательский институт молекулярной электроники (НИИМЭ)

4. Фрязинский филиал Института радиотехники и электроники им. В.А. Котельникова РАН Россия, 141190, Фрязино Московской обл., пл. Введенского, 1

5. НИИСИ РАН

Abstract

The subtractive process of forming a metallization system for integrated circuits has been studied. Structures with aluminum and copper conductors with different pitches were used as models. The gaps between the conductors were filled using the chemical solution deposition technique. The formed organosilicate layers provided complete or partial planarization of the relief. Electrical measurements indicated a decrease in capacitance and leakage currents in structures with nanoporous dielectric layers.

Publisher

Akademizdatcenter Nauka

Reference37 articles.

1. Baklanov M.R., Ho P.S. and Zschech E. Advanced interconnects for ULSI technology. Wiley, 2012.

2. Li J., Seidel T.E. and Mayer J.W. Copper-Based Metallization in ULSI Structures: Part II: Is Cu Ahead of Its Time as an On-Chip Interconnect Material // MRS Bulletin. 1994. V. 19. P. 15-21. EDN: BHHUSG

3. Andricacos P.C., Uzoh C., Dukovic J.O., Horkans J., Deligianni H. Damascene copper electroplating for chip interconnections // IBM J. Res. Develop. 1998. V. 42. P. 567-574.

4. A.S. Valeev, G. Ya. Krasnikov, V.A. Gvozdev, P.I. Kuznetsov. The Method of Producing Multi-Layer Copper Metallization with Ultra-Low Dielectric Constant of Intralayer Insulation [Способ изготовления многоуровневой медной металлизации с ультранизким значением диэлектрической постоянной внутриуровневой изоляции] // Invention Patent RUS2548523 2013-12-17. EDN: YQQTLF

5. Zhang L., de Marneffe J.-F., Heylen N., Murdoch G., Tokei Z., Boemmels J., De Gendt S., Baklanov M.R. Damage free integration of ultralow-k dielectrics by template replacement approach // Appl. Phys. Lett. 2015. V. 107. P. 092901. EDN: VESWBD